3月5日消息，得益于**性的3D芯片堆疊技術(shù)，AMD Ryzen 9 7950X3D已成為目前最強(qiáng)的游戲處理器之一，但奇怪的是，該公司在發(fā)布Ryzen 7000X3D時(shí)沒(méi)有提到任何關(guān)于其新的第二代3D V-Cache細(xì)節(jié)。

AMD在最近的一次技術(shù)會(huì)議上向外媒分享了一些細(xì)節(jié)。據(jù)介紹，這顆Chiplet芯片仍采用7nm工藝，但峰值帶寬提高到了2.5TB/s，而初代3D V-Cache峰值帶寬為2TB/s。

此外，我們還拿到了AMD Ryzen 7000處理器的新型6nm I/O芯片的新圖片和參數(shù)。

總的來(lái)說(shuō)，AMD第二代3D V-Cache技術(shù)比第一代技術(shù)再次向前邁出了一大步。

第一，AMD的3D V-Cache技術(shù)將一顆額外的L3 SRAM芯片直接堆疊在計(jì)算芯片 (CCD) 芯片的中心，從而將其與溫度較高的核心隔離開來(lái)。這顆芯片為它帶來(lái)了96MB 3D緩存，從而提高了對(duì)延遲敏感類應(yīng)用程序的性能表現(xiàn)，比如游戲。

AMD在2023年國(guó)際固態(tài)電路會(huì)議 (ISSCC) 上展示了一些關(guān)于第二代3D V-Cache實(shí)現(xiàn)的新技術(shù)，并就Zen 4架構(gòu)進(jìn)行了演示。

AMD上一代3D V-Cache將L3 SRAM芯片堆疊在7nm Zen 3 CCD上，而新一代的L3 SRAM芯片依然堅(jiān)持采用了7nm工藝，但它需要堆疊在更小的5nm Zen 4 CCD上。這就造成了尺寸不匹配，因此需要進(jìn)行一些修改，最終大幅提高了其晶體管密度。

這顆L3 SRAM芯片通過(guò)兩種類型的TSV硅通孔連接到基礎(chǔ)模芯片部分。其中Power TSV負(fù)責(zé)傳輸能量，Signal TSV負(fù)責(zé)傳輸數(shù)據(jù)。與之前一樣，這顆額外的L3 SRAM緩存帶來(lái)了4 個(gè) clock的時(shí)鐘信號(hào)延滯，但L3芯片和基本芯片之間的帶寬增加到2.5 TB/s，比之前的2 TB /s提高了25%。

在第一代L3 SRAM芯片設(shè)計(jì)中，兩種類型的TSV都位于基礎(chǔ)芯片的L3區(qū)域，然而隨著5nm工藝的改進(jìn)，基礎(chǔ)芯片上的L3緩存部分的面積現(xiàn)在有所減少。因此，即使7nm的L3 SRAM芯片面積更小，它現(xiàn)在也與L2緩存 (前一代只重疊了L3緩存部分) 發(fā)生重疊，所以 AMD 不得不改變基本芯片和L3 SRAM芯片中的TSV連接設(shè)計(jì)。

隨著基礎(chǔ)芯片上5nm L3高速緩存部分晶體管密度增加，AMD不得不將Power TSV從 L3擴(kuò)展到L2區(qū)域。

對(duì)于基礎(chǔ)芯片，AMD在L3緩存、數(shù)據(jù)路徑和控制邏輯上實(shí)現(xiàn)了0.68倍的有效面積縮放（與舊的7nm芯片相比），因此L3緩存中TSV物理空間更小。

Signal TSV依然保留在基礎(chǔ)芯片上的L3緩存區(qū)域內(nèi)，但AMD通過(guò)應(yīng)用從第一代設(shè)計(jì)中學(xué)到的知識(shí)以及DTCO改進(jìn)，將L3緩存中的TSV區(qū)域縮小了50%，以減少新接口設(shè)計(jì)中的額外電路。

IT之家提醒，AMD的3D芯片堆疊技術(shù)基于 臺(tái)積電的SoIC技術(shù)，而臺(tái)積電的SoIC是無(wú)凸點(diǎn)的設(shè)計(jì)，這意味著兩個(gè)芯片之間的連接不會(huì)使用微凸塊或焊料。AMD表示，它使用了相同的基本鍵合/粘合工藝，并進(jìn)行了持續(xù)的工藝和DTCO改進(jìn)，但最小TSV間距并未改變。

此外，L3 SRAM小芯片也與CPU內(nèi)核保持在同一功率區(qū)域，因此無(wú)法**調(diào)整。也正因?yàn)殡妷翰荒艹^(guò)~1.15V，所以配備緩存的小芯片的頻率也不會(huì)太高。

本文由小編網(wǎng)絡(luò)轉(zhuǎn)載而成,原文來(lái)源:http://www.techweb.com.cn/it/2023-03-05/2921588.shtml,如有侵權(quán),請(qǐng)聯(lián)系刪除

3月5日消息，得益于**性的3D芯片堆疊技術(shù)，AMD Ryzen 9 7950X3D已成為目前最強(qiáng)的游戲處理器之一，但奇怪的是，該公司在發(fā)布Ryzen 7000X3D時(shí)沒(méi)有提到任何關(guān)于其新的第二代3D V-Cache細(xì)節(jié)。

AMD在最近的一次技術(shù)會(huì)議上向外媒分享了一些細(xì)節(jié)。據(jù)介紹，這顆Chiplet芯片仍采用7nm工藝，但峰值帶寬提高到了2.5TB/s，而初代3D V-Cache峰值帶寬為2TB/s。

此外，我們還拿到了AMD Ryzen 7000處理器的新型6nm I/O芯片的新圖片和參數(shù)。

總的來(lái)說(shuō)，AMD第二代3D V-Cache技術(shù)比第一代技術(shù)再次向前邁出了一大步。

第一，AMD的3D V-Cache技術(shù)將一顆額外的L3 SRAM芯片直接堆疊在計(jì)算芯片 (CCD) 芯片的中心，從而將其與溫度較高的核心隔離開來(lái)。這顆芯片為它帶來(lái)了96MB 3D緩存，從而提高了對(duì)延遲敏感類應(yīng)用程序的性能表現(xiàn)，比如游戲。

AMD在2023年國(guó)際固態(tài)電路會(huì)議 (ISSCC) 上展示了一些關(guān)于第二代3D V-Cache實(shí)現(xiàn)的新技術(shù)，并就Zen 4架構(gòu)進(jìn)行了演示。

AMD上一代3D V-Cache將L3 SRAM芯片堆疊在7nm Zen 3 CCD上，而新一代的L3 SRAM芯片依然堅(jiān)持采用了7nm工藝，但它需要堆疊在更小的5nm Zen 4 CCD上。這就造成了尺寸不匹配，因此需要進(jìn)行一些修改，最終大幅提高了其晶體管密度。

這顆L3 SRAM芯片通過(guò)兩種類型的TSV硅通孔連接到基礎(chǔ)模芯片部分。其中Power TSV負(fù)責(zé)傳輸能量，Signal TSV負(fù)責(zé)傳輸數(shù)據(jù)。與之前一樣，這顆額外的L3 SRAM緩存帶來(lái)了4 個(gè) clock的時(shí)鐘信號(hào)延滯，但L3芯片和基本芯片之間的帶寬增加到2.5 TB/s，比之前的2 TB /s提高了25%。

在第一代L3 SRAM芯片設(shè)計(jì)中，兩種類型的TSV都位于基礎(chǔ)芯片的L3區(qū)域，然而隨著5nm工藝的改進(jìn)，基礎(chǔ)芯片上的L3緩存部分的面積現(xiàn)在有所減少。因此，即使7nm的L3 SRAM芯片面積更小，它現(xiàn)在也與L2緩存 (前一代只重疊了L3緩存部分) 發(fā)生重疊，所以 AMD 不得不改變基本芯片和L3 SRAM芯片中的TSV連接設(shè)計(jì)。

隨著基礎(chǔ)芯片上5nm L3高速緩存部分晶體管密度增加，AMD不得不將Power TSV從 L3擴(kuò)展到L2區(qū)域。

對(duì)于基礎(chǔ)芯片，AMD在L3緩存、數(shù)據(jù)路徑和控制邏輯上實(shí)現(xiàn)了0.68倍的有效面積縮放（與舊的7nm芯片相比），因此L3緩存中TSV物理空間更小。

Signal TSV依然保留在基礎(chǔ)芯片上的L3緩存區(qū)域內(nèi)，但AMD通過(guò)應(yīng)用從第一代設(shè)計(jì)中學(xué)到的知識(shí)以及DTCO改進(jìn)，將L3緩存中的TSV區(qū)域縮小了50%，以減少新接口設(shè)計(jì)中的額外電路。

IT之家提醒，AMD的3D芯片堆疊技術(shù)基于 臺(tái)積電的SoIC技術(shù)，而臺(tái)積電的SoIC是無(wú)凸點(diǎn)的設(shè)計(jì)，這意味著兩個(gè)芯片之間的連接不會(huì)使用微凸塊或焊料。AMD表示，它使用了相同的基本鍵合/粘合工藝，并進(jìn)行了持續(xù)的工藝和DTCO改進(jìn)，但最小TSV間距并未改變。

此外，L3 SRAM小芯片也與CPU內(nèi)核保持在同一功率區(qū)域，因此無(wú)法**調(diào)整。也正因?yàn)殡妷翰荒艹^(guò)~1.15V，所以配備緩存的小芯片的頻率也不會(huì)太高。

本文由小編網(wǎng)絡(luò)轉(zhuǎn)載而成,原文來(lái)源:http://www.techweb.com.cn/it/2023-03-05/2921588.shtml,如有侵權(quán),請(qǐng)聯(lián)系刪除

3月5日消息，得益于**性的3D芯片堆疊技術(shù)，AMD Ryzen 9 7950X3D已成為目前最強(qiáng)的游戲處理器之一，但奇怪的是，該公司在發(fā)布Ryzen 7000X3D時(shí)沒(méi)有提到任何關(guān)于其新的第二代3D V-Cache細(xì)節(jié)。

AMD在最近的一次技術(shù)會(huì)議上向外媒分享了一些細(xì)節(jié)。據(jù)介紹，這顆Chiplet芯片仍采用7nm工藝，但峰值帶寬提高到了2.5TB/s，而初代3D V-Cache峰值帶寬為2TB/s。

此外，我們還拿到了AMD Ryzen 7000處理器的新型6nm I/O芯片的新圖片和參數(shù)。

總的來(lái)說(shuō)，AMD第二代3D V-Cache技術(shù)比第一代技術(shù)再次向前邁出了一大步。

第一，AMD的3D V-Cache技術(shù)將一顆額外的L3 SRAM芯片直接堆疊在計(jì)算芯片 (CCD) 芯片的中心，從而將其與溫度較高的核心隔離開來(lái)。這顆芯片為它帶來(lái)了96MB 3D緩存，從而提高了對(duì)延遲敏感類應(yīng)用程序的性能表現(xiàn)，比如游戲。

AMD在2023年國(guó)際固態(tài)電路會(huì)議 (ISSCC) 上展示了一些關(guān)于第二代3D V-Cache實(shí)現(xiàn)的新技術(shù)，并就Zen 4架構(gòu)進(jìn)行了演示。

AMD上一代3D V-Cache將L3 SRAM芯片堆疊在7nm Zen 3 CCD上，而新一代的L3 SRAM芯片依然堅(jiān)持采用了7nm工藝，但它需要堆疊在更小的5nm Zen 4 CCD上。這就造成了尺寸不匹配，因此需要進(jìn)行一些修改，最終大幅提高了其晶體管密度。

這顆L3 SRAM芯片通過(guò)兩種類型的TSV硅通孔連接到基礎(chǔ)模芯片部分。其中Power TSV負(fù)責(zé)傳輸能量，Signal TSV負(fù)責(zé)傳輸數(shù)據(jù)。與之前一樣，這顆額外的L3 SRAM緩存帶來(lái)了4 個(gè) clock的時(shí)鐘信號(hào)延滯，但L3芯片和基本芯片之間的帶寬增加到2.5 TB/s，比之前的2 TB /s提高了25%。

在第一代L3 SRAM芯片設(shè)計(jì)中，兩種類型的TSV都位于基礎(chǔ)芯片的L3區(qū)域，然而隨著5nm工藝的改進(jìn)，基礎(chǔ)芯片上的L3緩存部分的面積現(xiàn)在有所減少。因此，即使7nm的L3 SRAM芯片面積更小，它現(xiàn)在也與L2緩存 (前一代只重疊了L3緩存部分) 發(fā)生重疊，所以 AMD 不得不改變基本芯片和L3 SRAM芯片中的TSV連接設(shè)計(jì)。

隨著基礎(chǔ)芯片上5nm L3高速緩存部分晶體管密度增加，AMD不得不將Power TSV從 L3擴(kuò)展到L2區(qū)域。

對(duì)于基礎(chǔ)芯片，AMD在L3緩存、數(shù)據(jù)路徑和控制邏輯上實(shí)現(xiàn)了0.68倍的有效面積縮放（與舊的7nm芯片相比），因此L3緩存中TSV物理空間更小。

Signal TSV依然保留在基礎(chǔ)芯片上的L3緩存區(qū)域內(nèi)，但AMD通過(guò)應(yīng)用從第一代設(shè)計(jì)中學(xué)到的知識(shí)以及DTCO改進(jìn)，將L3緩存中的TSV區(qū)域縮小了50%，以減少新接口設(shè)計(jì)中的額外電路。

IT之家提醒，AMD的3D芯片堆疊技術(shù)基于 臺(tái)積電的SoIC技術(shù)，而臺(tái)積電的SoIC是無(wú)凸點(diǎn)的設(shè)計(jì)，這意味著兩個(gè)芯片之間的連接不會(huì)使用微凸塊或焊料。AMD表示，它使用了相同的基本鍵合/粘合工藝，并進(jìn)行了持續(xù)的工藝和DTCO改進(jìn)，但最小TSV間距并未改變。

此外，L3 SRAM小芯片也與CPU內(nèi)核保持在同一功率區(qū)域，因此無(wú)法**調(diào)整。也正因?yàn)殡妷翰荒艹^(guò)~1.15V，所以配備緩存的小芯片的頻率也不會(huì)太高。

本文由小編網(wǎng)絡(luò)轉(zhuǎn)載而成,原文來(lái)源:http://www.techweb.com.cn/it/2023-03-05/2921588.shtml,如有侵權(quán),請(qǐng)聯(lián)系刪除

3月5日消息，得益于**性的3D芯片堆疊技術(shù)，AMD Ryzen 9 7950X3D已成為目前最強(qiáng)的游戲處理器之一，但奇怪的是，該公司在發(fā)布Ryzen 7000X3D時(shí)沒(méi)有提到任何關(guān)于其新的第二代3D V-Cache細(xì)節(jié)。

AMD在最近的一次技術(shù)會(huì)議上向外媒分享了一些細(xì)節(jié)。據(jù)介紹，這顆Chiplet芯片仍采用7nm工藝，但峰值帶寬提高到了2.5TB/s，而初代3D V-Cache峰值帶寬為2TB/s。

此外，我們還拿到了AMD Ryzen 7000處理器的新型6nm I/O芯片的新圖片和參數(shù)。

總的來(lái)說(shuō)，AMD第二代3D V-Cache技術(shù)比第一代技術(shù)再次向前邁出了一大步。

第一，AMD的3D V-Cache技術(shù)將一顆額外的L3 SRAM芯片直接堆疊在計(jì)算芯片 (CCD) 芯片的中心，從而將其與溫度較高的核心隔離開來(lái)。這顆芯片為它帶來(lái)了96MB 3D緩存，從而提高了對(duì)延遲敏感類應(yīng)用程序的性能表現(xiàn)，比如游戲。

AMD在2023年國(guó)際固態(tài)電路會(huì)議 (ISSCC) 上展示了一些關(guān)于第二代3D V-Cache實(shí)現(xiàn)的新技術(shù)，并就Zen 4架構(gòu)進(jìn)行了演示。

AMD上一代3D V-Cache將L3 SRAM芯片堆疊在7nm Zen 3 CCD上，而新一代的L3 SRAM芯片依然堅(jiān)持采用了7nm工藝，但它需要堆疊在更小的5nm Zen 4 CCD上。這就造成了尺寸不匹配，因此需要進(jìn)行一些修改，最終大幅提高了其晶體管密度。

這顆L3 SRAM芯片通過(guò)兩種類型的TSV硅通孔連接到基礎(chǔ)模芯片部分。其中Power TSV負(fù)責(zé)傳輸能量，Signal TSV負(fù)責(zé)傳輸數(shù)據(jù)。與之前一樣，這顆額外的L3 SRAM緩存帶來(lái)了4 個(gè) clock的時(shí)鐘信號(hào)延滯，但L3芯片和基本芯片之間的帶寬增加到2.5 TB/s，比之前的2 TB /s提高了25%。

在第一代L3 SRAM芯片設(shè)計(jì)中，兩種類型的TSV都位于基礎(chǔ)芯片的L3區(qū)域，然而隨著5nm工藝的改進(jìn)，基礎(chǔ)芯片上的L3緩存部分的面積現(xiàn)在有所減少。因此，即使7nm的L3 SRAM芯片面積更小，它現(xiàn)在也與L2緩存 (前一代只重疊了L3緩存部分) 發(fā)生重疊，所以 AMD 不得不改變基本芯片和L3 SRAM芯片中的TSV連接設(shè)計(jì)。

隨著基礎(chǔ)芯片上5nm L3高速緩存部分晶體管密度增加，AMD不得不將Power TSV從 L3擴(kuò)展到L2區(qū)域。

對(duì)于基礎(chǔ)芯片，AMD在L3緩存、數(shù)據(jù)路徑和控制邏輯上實(shí)現(xiàn)了0.68倍的有效面積縮放（與舊的7nm芯片相比），因此L3緩存中TSV物理空間更小。

Signal TSV依然保留在基礎(chǔ)芯片上的L3緩存區(qū)域內(nèi)，但AMD通過(guò)應(yīng)用從第一代設(shè)計(jì)中學(xué)到的知識(shí)以及DTCO改進(jìn)，將L3緩存中的TSV區(qū)域縮小了50%，以減少新接口設(shè)計(jì)中的額外電路。

IT之家提醒，AMD的3D芯片堆疊技術(shù)基于 臺(tái)積電的SoIC技術(shù)，而臺(tái)積電的SoIC是無(wú)凸點(diǎn)的設(shè)計(jì)，這意味著兩個(gè)芯片之間的連接不會(huì)使用微凸塊或焊料。AMD表示，它使用了相同的基本鍵合/粘合工藝，并進(jìn)行了持續(xù)的工藝和DTCO改進(jìn)，但最小TSV間距并未改變。

此外，L3 SRAM小芯片也與CPU內(nèi)核保持在同一功率區(qū)域，因此無(wú)法**調(diào)整。也正因?yàn)殡妷翰荒艹^(guò)~1.15V，所以配備緩存的小芯片的頻率也不會(huì)太高。

本文由小編網(wǎng)絡(luò)轉(zhuǎn)載而成,原文來(lái)源:http://www.techweb.com.cn/it/2023-03-05/2921588.shtml,如有侵權(quán),請(qǐng)聯(lián)系刪除